據(jù)日經(jīng)報(bào)道，imec 首席執(zhí)行官 Luc Van den hove在日前舉辦的年度盛會(huì)“FUTURE SUMMITS 2022”的演講中表示，“結(jié)合多種技術(shù)可，我們可以擴(kuò)展未來 15-20 年的路線圖。如圖 1所示。

如圖所示，到2036年左右，我們實(shí)現(xiàn) 2Å（0.2nm）工藝。目前，世界上最先進(jìn)的實(shí)用半導(dǎo)體是3nm代，半導(dǎo)體巨頭臺(tái)積電（TSMC）等公司計(jì)劃在2023年開始生產(chǎn)2nm代。

Van den Hove 先生同時(shí)還列舉了“下一代 EUV（極紫外）曝光設(shè)備”、“晶體管結(jié)構(gòu)的演變”和“布線工藝的獨(dú)創(chuàng)性”作為小型化必不可少的例子。隨著這些技術(shù)的結(jié)合，摩爾定律（在 1.5 到 2 年內(nèi)使半導(dǎo)體的集成度翻倍）將繼續(xù)存在。

High-NA EUV光刻機(jī)進(jìn)展順利

首先，正如大家所知道的，為了實(shí)現(xiàn)在2nm世代制造更精細(xì)的半導(dǎo)體，我們需要具有高產(chǎn)能和高數(shù)值孔徑 (High-NA) 的下一代 EUV 曝光系統(tǒng)。為此，Van den Hove介紹說，IMEC正在與全球最大的半導(dǎo)體曝光設(shè)備制造商荷蘭ASML進(jìn)行聯(lián)合研究，荷蘭ASML是唯一的EUV制造商。

據(jù)ASML 系統(tǒng)工程總監(jiān) Jan van Schoot 在之前會(huì)議上的演講中說，該工具提供了更高的分辨率。這意味著您可以使用它完全更多光刻功能，光刻圖像對比度可實(shí)現(xiàn)更好的局部CD均勻性。

相關(guān)報(bào)道指出，High-NA EUV光刻機(jī)的工作原理類似于當(dāng)今的 EUV 光刻，但存在一些關(guān)鍵差異。例如與傳統(tǒng)鏡頭不同，高數(shù)值孔徑工具包含一個(gè)變形鏡頭，支持一個(gè)方向放大 8 倍，另一個(gè)方向放大 4 倍。所以字段大小減少了一半。在某些情況下，芯片制造商會(huì)在兩個(gè)掩模上加工一個(gè)芯片。然后將掩?？p合在一起并光刻在晶圓上，這是一個(gè)復(fù)雜的過程。

正因?yàn)樵撛O(shè)備復(fù)雜，所以ASML正在與IMEC在一個(gè)于 2018 年聯(lián)合成立的實(shí)驗(yàn)室里合作解決相關(guān)問題。

 

 

 

 

 

 

 

 

 

 

 

 

 

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當(dāng)前先進(jìn)的半導(dǎo)體器件采用“FinFET（鰭型場效應(yīng)晶體管）”結(jié)構(gòu)，但從 2nm 代開始，下一代晶體管“GAA（Gate-All-Around）”和“CFET（Complementary FET）”等預(yù)計(jì)將被采用（圖2）。為了實(shí)現(xiàn)這一點(diǎn)，需要將二硫化鎢等新材料應(yīng)用于晶體管中的溝道。

如圖所示，在IMEC的晶體管路線圖中，有nanosheet、forksheet和cfet所謂nanosheet，也就是納米片、納米線等等。作為一種GAAFET，納米片晶體管的導(dǎo)電溝道完全被包圍在高介電系數(shù)材料或金屬閘極之中，因此，閘極在縮短溝道的情況下，仍能展現(xiàn)更佳的溝道控制能力。

 

通常，多個(gè)納米片通道垂直堆疊以增加晶體管的有效寬度，從而提供額外的驅(qū)動(dòng)電流，進(jìn)一步降低元件尺寸與電容。而采用較窄的厚道設(shè)計(jì)，則可以降低層片之間的寄生電容。

 

雖然納米片能夠解決短期問題，但在imec看來，要繼續(xù)提升納米片的DC效能，最快速有效的方法是增加通道的有效寬度。然而，在一般的納米片架構(gòu)下，實(shí)現(xiàn)這點(diǎn)并不容易。其主要問題是因?yàn)閚型與p型MOSFET之間必須保留大范圍的間隙，因此，當(dāng)標(biāo)準(zhǔn)單元的高度經(jīng)過微縮，容納更寬的有效通溝道會(huì)越來越難，而且n-p間隙在金屬圖形化時(shí)還會(huì)變小。

 

這種情況下，forksheet閃亮登場。該架構(gòu)由imec提出，首次亮相是在其2017年國際電子元件會(huì)議（IEDM）發(fā)表的SRAM微縮研究，在2019年會(huì)議發(fā)表的研究中則作為邏輯標(biāo)準(zhǔn)單元的微縮解決方案。forksheet制程實(shí)現(xiàn)了縮短n-p間隙的目標(biāo)，在閘極圖形化前，先在n型與p型元件之間導(dǎo)入一層介電墻，圖形化的硬光罩就能在該介電墻上進(jìn)行，相較之下，納米片制程則將其置于閘極溝道底部。

 

而從制程的觀點(diǎn)來看，叉型片源自于納米片，是進(jìn)階的改良版本，主要差異包含導(dǎo)入介電墻、改良的forksheet內(nèi)襯層與源，進(jìn)一步微縮替代金屬閘極。

 

不過，forksheet架構(gòu)還有靜電力的問題。納米片最受關(guān)注的特點(diǎn)，就是其四面環(huán)繞的閘極架構(gòu)，藉此可以大幅提升對通道的靜電控制能力，但forksheet卻似退了一步，改成三面閘極架構(gòu)。

 

最后，為了實(shí)現(xiàn)有效溝道寬度的最大化，互補(bǔ)式場效晶體管（Complementary FET；CFET）成為了可行的架構(gòu)選擇。該架構(gòu)以垂直堆棧n型與p型元件。也就是說，n-p間距轉(zhuǎn)成垂直方向，所以不需考量標(biāo)準(zhǔn)單元的高度限制。而垂直堆棧元件后釋出的新空間除了可以進(jìn)一步延伸通道寬度，還能用來縮減軌道數(shù)至4軌以下。

 

而IMEC的模擬結(jié)果顯示，CFET架構(gòu)能助益未來的邏輯元件或SRAM持續(xù)微縮。其溝道的構(gòu)形可以是n型或p型的鰭片，或是n型或p型的納米片。

 

在IMEC看來，CFET架構(gòu)會(huì)是納米片系列中最完善的架構(gòu)，成為CMOS元件的最佳選擇。

 

布線和供電也是關(guān)鍵

 

Van den Hove 在演講中指出，為了提高晶體管的性能，還需要改進(jìn)布線結(jié)構(gòu)。

 

據(jù)了解，到目前為止，晶體管層上形成了10個(gè)或更多的布線層來供電，但隨著電路集成度的提高，連接它們的布線變得復(fù)雜和龐大，這阻礙了小型化。作為一種新方法，通過提供從背面供電的結(jié)構(gòu)，可以增加正面布線設(shè)計(jì)的靈活性。

 

Van den Hove 先生也在演講介紹了使用納米硅通孔從普通布線層的背面連接的示例（圖 3）。未來，它有望用于堆疊晶體管和推進(jìn)小型化。

我們知道，SoC 最初是一塊裸露的高質(zhì)量晶體硅。我們首先在該硅片的最頂部制作一層晶體管。接下來，我們用金屬互連將它們連接在一起，形成具有有用計(jì)算功能的電路。這些互連形成在稱為堆棧的層中，可能需要 10 到 20 層的堆棧才能為當(dāng)今芯片上的數(shù)十億個(gè)晶體管提供電力和數(shù)據(jù)。

最靠近硅晶體管的那些層又薄又小，以便連接到微小的晶體管，但是隨著您在堆棧中上升到更高級別，它們的尺寸會(huì)增加。正是這些具有更廣泛互連的級別更擅長提供功率，因?yàn)樗鼈兙哂休^小的電阻。

 

然后，您可以看到，為電路供電的金屬——供電網(wǎng)絡(luò) (power delivery network：PDN)——位于晶體管的頂部，我們將此稱為前端供電。您還可以看到，電力網(wǎng)絡(luò)不可避免地與傳輸信號的電線網(wǎng)絡(luò)競爭空間，因?yàn)樗鼈児蚕硗唤M銅線資源。

 

為了解決這個(gè)問題，我們可以利用位于晶體管下方的“空”（empty）硅，這在IMEC就是“埋入式電源軌”（buried power rails）或 BPR。該技術(shù)在晶體管下方而不是上方建立電源連接，目的是創(chuàng)建更粗、電阻更小的軌道，并為晶體管層上方的信號傳輸互連騰出空間。

 

據(jù)IEEE報(bào)道，要構(gòu)建 BPR，您首先必須在晶體管下方挖出深溝槽，然后用金屬填充它們。您必須在自己制作晶體管之前執(zhí)行此操作。所以金屬的選擇很重要。這種金屬需要承受用于制造高質(zhì)量晶體管的加工步驟，其溫度可達(dá) 1,000 °C。在那個(gè)溫度下，銅會(huì)熔化，熔化的銅會(huì)污染整個(gè)芯片。因此，IMEC 他們對熔點(diǎn)較高的釕和鎢進(jìn)行了試驗(yàn)。

由于晶體管下方有如此多的未使用空間，您可以將 BPR 溝槽做得又寬又深，這非常適合輸送電力。與直接位于晶體管頂部的薄金屬層相比，BPR 的電阻可以是其 1/20 到 1/30。這意味著 BPR 將有效地允許您為晶體管提供更多功率。

此外，通過將電源軌從晶體管的頂部移開，您可以為信號傳輸互連騰出空間。這些互連形成基本電路“單元”——最小的電路單元，例如 SRAM 存儲(chǔ)器位單元或我們用來組成更復(fù)雜電路的簡單邏輯。通過使用我們騰出的空間，可以將這些單元縮小16% 或更多，這最終可以轉(zhuǎn)化為每個(gè)芯片上更多的晶體管。即使特征尺寸保持不變，進(jìn)一步推動(dòng)摩爾定律。

 

寫在最后

 

在 17 日的演講中，Van den Hove 介紹了除了小型化之外提高半導(dǎo)體性能的技術(shù)。例如負(fù)責(zé)操作的邏輯和存儲(chǔ)數(shù)據(jù)的存儲(chǔ)器以三維連接時(shí)，堆疊多個(gè)芯片的“三維實(shí)現(xiàn)”是有效的，這也可以縮短彼此之間的距離，有利于芯片之間的高速通信和省電（圖4）。不僅是作為計(jì)算機(jī)基本配置的馮諾伊曼型處理器，而且還有望開發(fā)出模仿腦神經(jīng)細(xì)胞運(yùn)動(dòng)的腦型芯片。

“通過優(yōu)化結(jié)合各種元素的整個(gè)系統(tǒng)，我們可以克服當(dāng)前的限制并實(shí)現(xiàn)新的顛覆性創(chuàng)新，”Van den Hove 最后說。

本文轉(zhuǎn)載自微信公眾號半導(dǎo)體行業(yè)觀察，不做商業(yè)用途，僅作新聞參考。